Cardinal晶振常见问题

需要5.0V时钟-使用3.3V CMOS时钟：

5V CMOS时钟振荡器的可用性正在下降。这是一种使用现成的3.3V时钟振荡器的解决方案。

Cardinal贴片晶振CC065L和CC137系列3.3V振荡器可以与本电路配合使用，以满足5.0V时钟振荡器的需求。由此产生的信号特性将等于或优于老式的5V时钟振荡器。

Cardinal晶振常见问题

将削波正弦波输出转换为CMOS：

许多TCXO振荡器和其它振荡器的削波正弦波输出信号很容易转换为CMOS输出信号。

这个简单的电路可以由额定输出为0.8Vpp削波正弦波的振荡器驱动，其最大负载为10K欧姆，与10pF并联。输出为CMOS方波，具有轨到轨电平，占空比接近50%。

该电路的工作电压范围为1.65V至5.5V，最低电源电压超过70MHz。

确定性抖动：

抖动的可预测成分称为确定性抖动。对于非倍频石英晶体振荡器，确定性抖动通常小于0.01皮秒。

精细泄漏测试标准：

测试条件:

氦气爆炸浸泡时间：2小时

爆炸压力：75磅/平方英寸

拒绝标准：> 5.00-8 atm.cc/sec

相位噪声至抖动转换：

振荡器抖动性能通常在频域中作为相位噪声来测量，因为这种方法可以提高精度和分辨率。Maxim Semiconductor做了一篇出色的应用笔记，描述了相位噪声测量值到抖动值的转换。这包括一个易于在EXCEL中实现的简化版本。

冲击等级和破碎的晶体导致故障：

石英晶体和石英晶体振荡器最常见的故障之一是晶体破裂。

Cardinal晶振常见问题

为什么TCXOs具有削波正弦波输出？
许多陶瓷LCC封装的TCXOs仅提供削波正弦波输出。这样做有很多原因，尽管这让许多想要CMOS输出电平的电路设计人员感到沮丧。
CMOS输出会显著增加TCXO IC的功耗。IC和封装中产生的温度梯度会限制实现最佳TCXO晶振补偿的能力。
各种可能的CMOS负载会改变补偿设计，因为内部热梯度会导致TCXO不符合规格。
当输出改变电平时，CMOS输出会导致电源和接地瞬变。这种噪声会对TCXO的相位噪声性能产生不利影响。
CMOS输出会产生大得多的EMI/RFI信号，导致最终系统难以满足美国FCC和其他国家的辐射能量限制。限幅正弦波既低幅度又大部分是正弦波，导致信号电平较低，谐波较少。
许多使用这些TCXOs的应用都有ASIC输入，接受限幅正弦波并在内部转换为CMOS逻辑电平。

为什么晶体会有频率下限？
晶体的厚度决定了频率。对于0.001英寸(0.0254毫米)厚的AT切割晶体，大约是63兆赫的基模谐振器。如果厚度加倍，那么谐振频率将是0.5 * 63MHz或31.5MHz石英晶振
一个8MHz的晶体将有0.0078英寸(0.200毫米)厚。4MHz晶体的厚度为0.0157英寸(0.400毫米)。
在特定尺寸的封装中，会遇到两种限制最低频率的情况:
1)简单情况下，较新的薄型陶瓷LCC封装不接受较厚的晶体。根据封装不同，频率下限范围为8MHz至12MHz及以下。
2)记住石英晶体是一种振动的机械装置。对于最好的设计，那些具有较低ESR (CI)和无扰动(引起频率跳变的不希望的振动模式)的设计，振动区域应该在晶体的中心区域。
当晶体频率较低且晶体较厚时，振动区域更多地机械耦合到边缘。在这种情况下，扰动(不希望的共振)变得难以控制，甚至几乎不可能控制。解决方法是将晶体切成斜面或轮廓(使晶体看起来更像放大镜凹面形状)。边缘的变薄将振动区域限制在晶体中心，并允许控制扰动。
不幸的是，限制振动区域会显著增加ESR。例如在12MHz时:
CX5  7x5mm晶体ESR最大值为50欧姆
CX532  5×3.2mm晶体ESR最大值为80欧姆